/* Copyright (c) 2025 Beijing Semidrive Technology Corporation
 * SPDX-License-Identifier: Apache-2.0
 *
 * Licensed under the Apache License, Version 2.0 (the "License");
 * you may not use this file except in compliance with the License.
 * You may obtain a copy of the License at
 *
 * http://www.apache.org/licenses/LICENSE-2.0
 *
 * Unless required by applicable law or agreed to in writing, software
 * distributed under the License is distributed on an "AS IS" BASIS,
 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
 * See the License for the specific language governing permissions and
 * limitations under the License.
 */
#ifndef IRQ_NUM_E3650_H
#define IRQ_NUM_E3650_H

#if defined(CFG_ARM_VIC)
#define SGI_PPI_NUM                                                 (0U)
#else
#define SGI_PPI_NUM                                                 (32U)
#endif

#define MB_MU_MESSAGE_READY_0_INTR_NUM                              (0U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_0_INTR_NUM                                     (1U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_0_INTR_NUM                           (2U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_0_INTR_NUM                  (3U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_0_INTR_NUM                              (4U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_0_INTR_NUM                             (4U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_0_INTR_NUM                                (5U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_0_INTR_NUM                               (5U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_1_INTR_NUM                                (6U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_1_INTR_NUM                               (6U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_2_INTR_NUM                                (7U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_2_INTR_NUM                               (7U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_3_INTR_NUM                                (8U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_3_INTR_NUM                               (8U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_4_INTR_NUM                                (9U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_4_INTR_NUM                               (9U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_5_INTR_NUM                                (10U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_5_INTR_NUM                               (10U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_0_INTR_NUM                              (11U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_0_INTR_NUM                             (11U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_0_INTR_NUM                                (12U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_0_INTR_NUM                               (12U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_1_INTR_NUM                                (13U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_1_INTR_NUM                               (13U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_2_INTR_NUM                                (14U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_2_INTR_NUM                               (14U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_0_INTR_NUM                               (15U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_0_INTR_NUM                              (15U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_0_INTR_NUM                                 (16U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_0_INTR_NUM                                (16U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_1_INTR_NUM                                 (17U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_1_INTR_NUM                                (17U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_2_INTR_NUM                                 (18U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_2_INTR_NUM                                (18U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_3_INTR_NUM                                 (19U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_3_INTR_NUM                                (19U + SGI_PPI_NUM)
#define WDT3_WDT_INTR_NUM                                           (23U + SGI_PPI_NUM)
#define WDT4_WDT_INTR_NUM                                           (24U + SGI_PPI_NUM)
#define WDT5_WDT_INTR_NUM                                           (25U + SGI_PPI_NUM)
#define WDT6_WDT_INTR_NUM                                           (26U + SGI_PPI_NUM)
#define WDT8_WDT_INTR_NUM                                           (27U + SGI_PPI_NUM)
#define WDT9_WDT_INTR_NUM                                           (28U + SGI_PPI_NUM)
#define EFUSEC_VIO_O0_INTR_NUM                                      (29U + SGI_PPI_NUM)
#define EFUSEC_VIO_O1_INTR_NUM                                      (29U + SGI_PPI_NUM)
#define R52_DBG_GASKET_DBG_INTR_NUM                                 (29U + SGI_PPI_NUM)
#define CR5_LP_DBG_GASKET_DBG_INTR_NUM                              (29U + SGI_PPI_NUM)
#define CR5_SE_DBG_GASKET_DBG_INTR_NUM                              (29U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_0_1_2_3_INTR_NUM                              (30U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_4_5_6_7_INTR_NUM                              (31U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_8_9_10_11_INTR_NUM                            (32U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_12_13_14_15_INTR_NUM                          (33U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_16_17_18_19_INTR_NUM                          (34U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_20_21_22_23_INTR_NUM                          (35U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_24_25_26_27_INTR_NUM                          (36U + SGI_PPI_NUM)
#define DMA1_PORT0_CH_28_29_30_31_INTR_NUM                          (37U + SGI_PPI_NUM)
#define DMA1_PORT0_INTR_NUM                                         (38U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_0_1_2_3_INTR_NUM                              (39U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_4_5_6_7_INTR_NUM                              (40U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_8_9_10_11_INTR_NUM                            (41U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_12_13_14_15_INTR_NUM                          (42U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_16_17_18_19_INTR_NUM                          (43U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_20_21_22_23_INTR_NUM                          (44U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_24_25_26_27_INTR_NUM                          (45U + SGI_PPI_NUM)
#define DMA1_PORT1_CH_28_29_30_31_INTR_NUM                          (46U + SGI_PPI_NUM)
#define DMA1_PORT1_INTR_NUM                                         (47U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_0_1_2_3_INTR_NUM                              (48U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_4_5_6_7_INTR_NUM                              (49U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_8_9_10_11_INTR_NUM                            (50U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_12_13_14_15_INTR_NUM                          (51U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_16_17_18_19_INTR_NUM                          (52U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_20_21_22_23_INTR_NUM                          (53U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_24_25_26_27_INTR_NUM                          (54U + SGI_PPI_NUM)
#define DMA2_PORT0_CH_28_29_30_31_INTR_NUM                          (55U + SGI_PPI_NUM)
#define DMA2_PORT0_INTR_NUM                                         (56U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_0_1_2_3_INTR_NUM                              (57U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_4_5_6_7_INTR_NUM                              (58U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_8_9_10_11_INTR_NUM                            (59U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_12_13_14_15_INTR_NUM                          (60U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_16_17_18_19_INTR_NUM                          (61U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_20_21_22_23_INTR_NUM                          (62U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_24_25_26_27_INTR_NUM                          (63U + SGI_PPI_NUM)
#define DMA2_PORT1_CH_28_29_30_31_INTR_NUM                          (64U + SGI_PPI_NUM)
#define DMA2_PORT1_INTR_NUM                                         (65U + SGI_PPI_NUM)
#define SEM1_O_SEM_CPU_INTR_NUM                                     (66U + SGI_PPI_NUM)
#define SEM2_O_SEM_CPU_INTR_NUM                                     (67U + SGI_PPI_NUM)
#define UART1_INTR_NUM                                              (68U + SGI_PPI_NUM)
#define UART2_INTR_NUM                                              (69U + SGI_PPI_NUM)
#define UART3_INTR_NUM                                              (70U + SGI_PPI_NUM)
#define UART4_INTR_NUM                                              (71U + SGI_PPI_NUM)
#define UART5_INTR_NUM                                              (72U + SGI_PPI_NUM)
#define UART6_INTR_NUM                                              (73U + SGI_PPI_NUM)
#define UART7_INTR_NUM                                              (74U + SGI_PPI_NUM)
#define UART8_INTR_NUM                                              (75U + SGI_PPI_NUM)
#define UART9_INTR_NUM                                              (76U + SGI_PPI_NUM)
#define UART10_INTR_NUM                                             (77U + SGI_PPI_NUM)
#define UART11_INTR_NUM                                             (78U + SGI_PPI_NUM)
#define UART12_INTR_NUM                                             (79U + SGI_PPI_NUM)
#define UART13_INTR_NUM                                             (80U + SGI_PPI_NUM)
#define UART14_INTR_NUM                                             (81U + SGI_PPI_NUM)
#define UART15_INTR_NUM                                             (82U + SGI_PPI_NUM)
#define UART16_INTR_NUM                                             (83U + SGI_PPI_NUM)
#define UART17_INTR_NUM                                             (84U + SGI_PPI_NUM)
#define UART18_INTR_NUM                                             (85U + SGI_PPI_NUM)
#define UART19_INTR_NUM                                             (86U + SGI_PPI_NUM)
#define UART20_INTR_NUM                                             (87U + SGI_PPI_NUM)
#define I2C1_INTR_NUM                                               (88U + SGI_PPI_NUM)
#define I2C2_INTR_NUM                                               (89U + SGI_PPI_NUM)
#define I2C3_INTR_NUM                                               (90U + SGI_PPI_NUM)
#define I2C4_INTR_NUM                                               (91U + SGI_PPI_NUM)
#define SPI1_INTR_NUM                                               (92U + SGI_PPI_NUM)
#define SPI2_INTR_NUM                                               (93U + SGI_PPI_NUM)
#define SPI3_INTR_NUM                                               (94U + SGI_PPI_NUM)
#define SPI4_INTR_NUM                                               (95U + SGI_PPI_NUM)
#define SPI5_INTR_NUM                                               (96U + SGI_PPI_NUM)
#define SPI6_INTR_NUM                                               (97U + SGI_PPI_NUM)
#define SPI7_INTR_NUM                                               (98U + SGI_PPI_NUM)
#define SPI8_INTR_NUM                                               (99U + SGI_PPI_NUM)
#define SPI9_INTR_NUM                                               (100U + SGI_PPI_NUM)
#define SPI10_INTR_NUM                                              (101U + SGI_PPI_NUM)
#define SPI11_INTR_NUM                                              (102U + SGI_PPI_NUM)
#define SPI12_INTR_NUM                                              (103U + SGI_PPI_NUM)
#define SPI13_INTR_NUM                                              (104U + SGI_PPI_NUM)
#define SPI14_INTR_NUM                                              (105U + SGI_PPI_NUM)
#define XSPI1_IRQ0_INTR_NUM                                         (106U + SGI_PPI_NUM)
#define XSPI1_IRQ1_INTR_NUM                                         (107U + SGI_PPI_NUM)
#define ENET1_SBD_INTR_NUM                                          (108U + SGI_PPI_NUM)
#define ENET1_SBD_PERCH_TX_O0_INTR_NUM                              (109U + SGI_PPI_NUM)
#define ENET1_SBD_PERCH_RX_O0_INTR_NUM                              (109U + SGI_PPI_NUM)
#define ENET1_SBD_PERCH_TX_O1_INTR_NUM                              (110U + SGI_PPI_NUM)
#define ENET1_SBD_PERCH_RX_O1_INTR_NUM                              (110U + SGI_PPI_NUM)
#define ENET1_SBD_PERCH_TX_O2_INTR_NUM                              (111U + SGI_PPI_NUM)
#define ENET1_SBD_PERCH_RX_O2_INTR_NUM                              (111U + SGI_PPI_NUM)
#define ENET1_LPI_INTR_NUM                                          (112U + SGI_PPI_NUM)
#define ENET1_PMT_INTR_NUM                                          (113U + SGI_PPI_NUM)
#define ENET2_SBD_INTR_NUM                                          (114U + SGI_PPI_NUM)
#define ENET2_SBD_PERCH_TX_O0_INTR_NUM                              (115U + SGI_PPI_NUM)
#define ENET2_SBD_PERCH_RX_O0_INTR_NUM                              (115U + SGI_PPI_NUM)
#define ENET2_SBD_PERCH_TX_O1_INTR_NUM                              (116U + SGI_PPI_NUM)
#define ENET2_SBD_PERCH_RX_O1_INTR_NUM                              (116U + SGI_PPI_NUM)
#define ENET2_SBD_PERCH_TX_O2_INTR_NUM                              (117U + SGI_PPI_NUM)
#define ENET2_SBD_PERCH_RX_O2_INTR_NUM                              (117U + SGI_PPI_NUM)
#define ENET2_LPI_INTR_NUM                                          (118U + SGI_PPI_NUM)
#define ENET2_PMT_INTR_NUM                                          (119U + SGI_PPI_NUM)
#define SENT1_CH_0_INTR_NUM                                         (120U + SGI_PPI_NUM)
#define SENT1_CH_1_INTR_NUM                                         (120U + SGI_PPI_NUM)
#define SENT1_CH_2_INTR_NUM                                         (120U + SGI_PPI_NUM)
#define SENT1_CH_3_INTR_NUM                                         (120U + SGI_PPI_NUM)
#define SENT1_CH_4_INTR_NUM                                         (120U + SGI_PPI_NUM)
#define SENT1_CH_5_INTR_NUM                                         (120U + SGI_PPI_NUM)
#define CANFD1_CANFD_INTR_NUM                                       (121U + SGI_PPI_NUM)
#define CANFD2_CANFD_INTR_NUM                                       (122U + SGI_PPI_NUM)
#define CANFD3_CANFD_INTR_NUM                                       (123U + SGI_PPI_NUM)
#define CANFD4_CANFD_INTR_NUM                                       (124U + SGI_PPI_NUM)
#define CANFD5_CANFD_INTR_NUM                                       (125U + SGI_PPI_NUM)
#define CANFD6_CANFD_INTR_NUM                                       (126U + SGI_PPI_NUM)
#define CANFD7_CANFD_INTR_NUM                                       (127U + SGI_PPI_NUM)
#define CANFD8_CANFD_INTR_NUM                                       (128U + SGI_PPI_NUM)
#define CANFD9_CANFD_INTR_NUM                                       (129U + SGI_PPI_NUM)
#define CANFD10_CANFD_INTR_NUM                                      (130U + SGI_PPI_NUM)
#define CANFD11_CANFD_INTR_NUM                                      (131U + SGI_PPI_NUM)
#define CANFD12_CANFD_INTR_NUM                                      (132U + SGI_PPI_NUM)
#define CANFD13_CANFD_INTR_NUM                                      (133U + SGI_PPI_NUM)
#define CANFD14_CANFD_INTR_NUM                                      (134U + SGI_PPI_NUM)
#define CANFD15_CANFD_INTR_NUM                                      (135U + SGI_PPI_NUM)
#define CANFD16_CANFD_INTR_NUM                                      (136U + SGI_PPI_NUM)
#define SEIP_PKE_INTR_NUM                                           (137U + SGI_PPI_NUM)
#define SEIP_SKE_INTR_NUM                                           (138U + SGI_PPI_NUM)
#define SEIP_HASH_INTR_NUM                                          (139U + SGI_PPI_NUM)
#define SEIP_TRNG_INTR_NUM                                          (140U + SGI_PPI_NUM)
#define SEIP_KEY_CHK_INTR_NUM                                       (141U + SGI_PPI_NUM)
#define SEIP_SOC_INTR_NUM                                           (141U + SGI_PPI_NUM)
#define SEIP_SENSOR_INTR_NUM                                        (142U + SGI_PPI_NUM)
#define SEIP_SEIP_ERR_INTR_NUM                                      (143U + SGI_PPI_NUM)
#define BTM1_O_BTM_INTR_NUM                                         (144U + SGI_PPI_NUM)
#define BTM2_O_BTM_INTR_NUM                                         (145U + SGI_PPI_NUM)
#define BTM3_O_BTM_INTR_NUM                                         (146U + SGI_PPI_NUM)
#define BTM4_O_BTM_INTR_NUM                                         (147U + SGI_PPI_NUM)
#define BTM5_O_BTM_INTR_NUM                                         (148U + SGI_PPI_NUM)
#define BTM6_O_BTM_INTR_NUM                                         (149U + SGI_PPI_NUM)
#define BTM7_O_BTM_INTR_NUM                                         (150U + SGI_PPI_NUM)
#define BTM8_O_BTM_INTR_NUM                                         (151U + SGI_PPI_NUM)
#define BTM9_O_BTM_INTR_NUM                                         (152U + SGI_PPI_NUM)
#define BTM10_O_BTM_INTR_NUM                                        (153U + SGI_PPI_NUM)
#define BTM11_O_BTM_INTR_NUM                                        (154U + SGI_PPI_NUM)
#define BTM12_O_BTM_INTR_NUM                                        (155U + SGI_PPI_NUM)
#define ETMR1_CHN_A_INTR_NUM                                        (156U + SGI_PPI_NUM)
#define ETMR1_CHN_B_INTR_NUM                                        (156U + SGI_PPI_NUM)
#define ETMR1_CHN_C_INTR_NUM                                        (156U + SGI_PPI_NUM)
#define ETMR1_CHN_D_INTR_NUM                                        (156U + SGI_PPI_NUM)
#define ETMR1_CNT_OVF_INTR_NUM                                      (157U + SGI_PPI_NUM)
#define ETMR2_CHN_A_INTR_NUM                                        (158U + SGI_PPI_NUM)
#define ETMR2_CHN_B_INTR_NUM                                        (158U + SGI_PPI_NUM)
#define ETMR2_CHN_C_INTR_NUM                                        (158U + SGI_PPI_NUM)
#define ETMR2_CHN_D_INTR_NUM                                        (158U + SGI_PPI_NUM)
#define ETMR2_CNT_OVF_INTR_NUM                                      (159U + SGI_PPI_NUM)
#define ETMR3_CHN_A_INTR_NUM                                        (160U + SGI_PPI_NUM)
#define ETMR3_CHN_B_INTR_NUM                                        (160U + SGI_PPI_NUM)
#define ETMR3_CHN_C_INTR_NUM                                        (160U + SGI_PPI_NUM)
#define ETMR3_CHN_D_INTR_NUM                                        (160U + SGI_PPI_NUM)
#define ETMR3_CNT_OVF_INTR_NUM                                      (161U + SGI_PPI_NUM)
#define ETMR4_CHN_A_INTR_NUM                                        (162U + SGI_PPI_NUM)
#define ETMR4_CHN_B_INTR_NUM                                        (162U + SGI_PPI_NUM)
#define ETMR4_CHN_C_INTR_NUM                                        (162U + SGI_PPI_NUM)
#define ETMR4_CHN_D_INTR_NUM                                        (162U + SGI_PPI_NUM)
#define ETMR4_CNT_OVF_INTR_NUM                                      (163U + SGI_PPI_NUM)
#define EPWM1_CHN_A_INTR_NUM                                        (164U + SGI_PPI_NUM)
#define EPWM1_CHN_B_INTR_NUM                                        (164U + SGI_PPI_NUM)
#define EPWM1_CHN_C_INTR_NUM                                        (164U + SGI_PPI_NUM)
#define EPWM1_CHN_D_INTR_NUM                                        (164U + SGI_PPI_NUM)
#define EPWM1_CNT_OVF_INTR_NUM                                      (165U + SGI_PPI_NUM)
#define EPWM2_CHN_A_INTR_NUM                                        (166U + SGI_PPI_NUM)
#define EPWM2_CHN_B_INTR_NUM                                        (166U + SGI_PPI_NUM)
#define EPWM2_CHN_C_INTR_NUM                                        (166U + SGI_PPI_NUM)
#define EPWM2_CHN_D_INTR_NUM                                        (166U + SGI_PPI_NUM)
#define EPWM2_CNT_OVF_INTR_NUM                                      (167U + SGI_PPI_NUM)
#define EPWM3_CHN_A_INTR_NUM                                        (168U + SGI_PPI_NUM)
#define EPWM3_CHN_B_INTR_NUM                                        (168U + SGI_PPI_NUM)
#define EPWM3_CHN_C_INTR_NUM                                        (168U + SGI_PPI_NUM)
#define EPWM3_CHN_D_INTR_NUM                                        (168U + SGI_PPI_NUM)
#define EPWM3_CNT_OVF_INTR_NUM                                      (169U + SGI_PPI_NUM)
#define EPWM4_CHN_A_INTR_NUM                                        (170U + SGI_PPI_NUM)
#define EPWM4_CHN_B_INTR_NUM                                        (170U + SGI_PPI_NUM)
#define EPWM4_CHN_C_INTR_NUM                                        (170U + SGI_PPI_NUM)
#define EPWM4_CHN_D_INTR_NUM                                        (170U + SGI_PPI_NUM)
#define EPWM4_CNT_OVF_INTR_NUM                                      (171U + SGI_PPI_NUM)
#define XTRG1_FUNC_INTR_NUM                                         (172U + SGI_PPI_NUM)
#define XTRG1_PWM_INTR_NUM                                          (173U + SGI_PPI_NUM)
#define XTRG1_CPT_INTR_NUM                                          (174U + SGI_PPI_NUM)
#define XTRG2_FUNC_INTR_NUM                                         (175U + SGI_PPI_NUM)
#define XTRG2_PWM_INTR_NUM                                          (176U + SGI_PPI_NUM)
#define XTRG2_CPT_INTR_NUM                                          (177U + SGI_PPI_NUM)
#define IOC_GPIO_SYNC_INTR_NUM                                      (178U + SGI_PPI_NUM)
#define IOC_GPIO_ASYNC_INTR_NUM                                     (178U + SGI_PPI_NUM)
#define RTC1_RTC_WAKEUP_INTR_NUM                                    (179U + SGI_PPI_NUM)
#define RTC1_RTC_PERIODICAL_INTR_NUM                                (180U + SGI_PPI_NUM)
#define RTC1_VIOLATION_INTR_NUM                                     (181U + SGI_PPI_NUM)
#define RTC2_RTC_WAKEUP_INTR_NUM                                    (182U + SGI_PPI_NUM)
#define RTC2_RTC_PERIODICAL_INTR_NUM                                (183U + SGI_PPI_NUM)
#define RTC2_VIOLATION_INTR_NUM                                     (184U + SGI_PPI_NUM)
#define IROMC_FUNC_INTR_NUM                                         (185U + SGI_PPI_NUM)
#define VD_SF_O_VDC_FUNC_INTR_NUM                                   (186U + SGI_PPI_NUM)
#define VD_LP_O_VDC_FUNC_INTR_NUM                                   (187U + SGI_PPI_NUM)
#define PT_SNS_SF_DIG_PVT_0_INTR_NUM                                (188U + SGI_PPI_NUM)
#define PT_SNS_SF_DIG_PVT_1_INTR_NUM                                (189U + SGI_PPI_NUM)
#define SCR_SAFB_SCR_APB_PSLVERR_INTR_NUM                           (190U + SGI_PPI_NUM)
#define SCR_LP_SCR_APB_PSLVERR_INTR_NUM                             (191U + SGI_PPI_NUM)
#define PMU_CORE_PMU_INTR_NUM                                       (192U + SGI_PPI_NUM)
#define RSTGEN_SF_RSTGEN_INTR_NUM                                   (193U + SGI_PPI_NUM)
#define U_CKGEN_SF_CKGEN_INTR_NUM                                   (194U + SGI_PPI_NUM)
#define RSTGEN_LP_RSTGEN_INTR_NUM                                   (195U + SGI_PPI_NUM)
#define U_CKGEN_LP_CKGEN_INTR_NUM                                   (196U + SGI_PPI_NUM)
#define SMC_SMC_INTR_NUM                                            (197U + SGI_PPI_NUM)
#define SADC1_O_SADC_INTR_NUM                                       (198U + SGI_PPI_NUM)
#define SADC2_O_SADC_INTR_NUM                                       (199U + SGI_PPI_NUM)
#define SADC3_O_SADC_INTR_NUM                                       (200U + SGI_PPI_NUM)
#define SADC4_O_SADC_INTR_NUM                                       (201U + SGI_PPI_NUM)
#define SADC5_O_SADC_INTR_NUM                                       (202U + SGI_PPI_NUM)
#define SADC6_O_SADC_INTR_NUM                                       (203U + SGI_PPI_NUM)
#define SADC7_O_SADC_INTR_NUM                                       (204U + SGI_PPI_NUM)
#define FS_32K_FS_32K_INTR_NUM                                      (205U + SGI_PPI_NUM)
#define ISTC_IRQ_INTR_NUM                                           (206U + SGI_PPI_NUM)
#define MAC_FUNC_INTR_NUM                                           (207U + SGI_PPI_NUM)
#define MPC_IRAMC1_FUNC_INTR_NUM                                    (207U + SGI_PPI_NUM)
#define MPC_IRAMC2_FUNC_INTR_NUM                                    (207U + SGI_PPI_NUM)
#define MPC_IRAMC3_FUNC_INTR_NUM                                    (207U + SGI_PPI_NUM)
#define MPC_XSPI1A_FUNC_INTR_NUM                                    (207U + SGI_PPI_NUM)
#define MPC_XSPI1B_FUNC_INTR_NUM                                    (207U + SGI_PPI_NUM)
#define MPC_MB_FUNC_INTR_NUM                                        (207U + SGI_PPI_NUM)
#define MPC_VIC2_FUNC_INTR_NUM                                      (207U + SGI_PPI_NUM)
#define MPC_CR5_SE_FUNC_INTR_NUM                                    (207U + SGI_PPI_NUM)
#define MPC_SEIP_FUNC_INTR_NUM                                      (207U + SGI_PPI_NUM)
#define MPC_R52_FUNC_INTR_NUM                                       (207U + SGI_PPI_NUM)
#define MPC_VIC1_FUNC_INTR_NUM                                      (207U + SGI_PPI_NUM)
#define MPC_CR5_LP_FUNC_INTR_NUM                                    (207U + SGI_PPI_NUM)
#define MPC_IRAMC_LP_FUNC_INTR_NUM                                  (207U + SGI_PPI_NUM)
#define MPC_MRAM1_FUNC_INTR_NUM                                     (207U + SGI_PPI_NUM)
#define MPC_MRAM2_FUNC_INTR_NUM                                     (207U + SGI_PPI_NUM)
#define MPC_MRAM3_FUNC_INTR_NUM                                     (207U + SGI_PPI_NUM)
#define MPC_MRAM4_FUNC_INTR_NUM                                     (207U + SGI_PPI_NUM)
#define MPC_MRAM5_FUNC_INTR_NUM                                     (207U + SGI_PPI_NUM)
#define PPC_APBMUX1_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define PPC_APBMUX2_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define PPC_APBMUX3_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define PPC_APBMUX4_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define PPC_APBMUX5_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define PPC_APBMUX6_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define PPC_APBMUX7_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define PPC_APBMUX8_FUNC_INTR_NUM                                   (207U + SGI_PPI_NUM)
#define CRAM1_FUNC_INTR_NUM                                         (207U + SGI_PPI_NUM)
#define CRAM2_FUNC_INTR_NUM                                         (207U + SGI_PPI_NUM)
#define CRAM3_FUNC_INTR_NUM                                         (207U + SGI_PPI_NUM)
#define CRAM4_FUNC_INTR_NUM                                         (207U + SGI_PPI_NUM)
#define GPIO_SF1_SGPIO_INTR_NUM                                     (208U + SGI_PPI_NUM)
#define GPIO_SF2_SGPIO_INTR_NUM                                     (209U + SGI_PPI_NUM)
#define GPIO_LP_SGPIO_INTR_NUM                                      (210U + SGI_PPI_NUM)
#define SEHC_SEHC_INTR_NUM                                          (211U + SGI_PPI_NUM)
#define SEHC_SEHC_WAKEUP_INTR_NUM                                   (212U + SGI_PPI_NUM)
#define DCDC_O_DCDC_FUNC_INTR_NUM                                   (213U + SGI_PPI_NUM)
#define LDO_LP_LP_LDO_FUNC_INTR_NUM                                 (214U + SGI_PPI_NUM)
#define WES_FUNC_INTR_NUM                                           (215U + SGI_PPI_NUM)
#define WES_WAKEUP_INTR_NUM                                         (216U + SGI_PPI_NUM)
#define DPE_DPE_INTR_NUM                                            (217U + SGI_PPI_NUM)
#define DPE_DPE_DVCAN_INTR_NUM                                      (218U + SGI_PPI_NUM)
#define DPE_DPE_CAN_INTR_NUM                                        (219U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_0_INTR_NUM                                     (220U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_1_INTR_NUM                                     (221U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_2_INTR_NUM                                     (222U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_3_INTR_NUM                                     (223U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_4_INTR_NUM                                     (224U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_5_INTR_NUM                                     (225U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_6_INTR_NUM                                     (226U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_7_INTR_NUM                                     (227U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_8_INTR_NUM                                     (228U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_9_INTR_NUM                                     (229U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_10_INTR_NUM                                    (230U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_11_INTR_NUM                                    (231U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_12_INTR_NUM                                    (232U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_13_INTR_NUM                                    (233U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_14_INTR_NUM                                    (234U + SGI_PPI_NUM)
#define DPE_DPE_VCAN_15_INTR_NUM                                    (235U + SGI_PPI_NUM)
#define AWIC_SYNC_INTR_NUM                                          (236U + SGI_PPI_NUM)
#define AWIC_ASYNC_INTR_NUM                                         (237U + SGI_PPI_NUM)
#define IRAMC1_MBIST_INTR_NUM                                       (238U + SGI_PPI_NUM)
#define IRAMC2_MBIST_INTR_NUM                                       (239U + SGI_PPI_NUM)
#define IRAMC3_MBIST_INTR_NUM                                       (240U + SGI_PPI_NUM)
#define MRAM1_FUNC_INTR_NUM                                         (241U + SGI_PPI_NUM)
#define MRAM2_FUNC_INTR_NUM                                         (242U + SGI_PPI_NUM)
#define MRAM3_FUNC_INTR_NUM                                         (243U + SGI_PPI_NUM)
#define MRAM4_FUNC_INTR_NUM                                         (244U + SGI_PPI_NUM)
#define MRAM5_FUNC_INTR_NUM                                         (245U + SGI_PPI_NUM)
#define SACI1_I2S_INTR_NUM                                          (246U + SGI_PPI_NUM)
#define SACI1_PDM_INTR_NUM                                          (247U + SGI_PPI_NUM)
#define PFU_SE_FUNC_INTR_NUM                                        (248U + SGI_PPI_NUM)
#define SMC_FUNC_INTR_NUM                                           (249U + SGI_PPI_NUM)
#define AXB_R52A_AXB_DBG_INTR_NUM                                   (250U + SGI_PPI_NUM)
#define AXB_R52B_AXB_DBG_INTR_NUM                                   (251U + SGI_PPI_NUM)
#define AXB_LP_AXB_DBG_INTR_NUM                                     (252U + SGI_PPI_NUM)
#define AXB_SE_AXB_DBG_INTR_NUM                                     (253U + SGI_PPI_NUM)
#define MB_MU_MESSAGE_READY_1_INTR_NUM                              (254U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_1_INTR_NUM                                     (255U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_1_INTR_NUM                           (256U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_1_INTR_NUM                  (257U + SGI_PPI_NUM)
#define MB_MU_MESSAGE_READY_2_INTR_NUM                              (258U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_2_INTR_NUM                                     (259U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_2_INTR_NUM                           (260U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_2_INTR_NUM                  (261U + SGI_PPI_NUM)
#define MB_MU_MESSAGE_READY_3_INTR_NUM                              (262U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_3_INTR_NUM                                     (263U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_3_INTR_NUM                           (264U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_3_INTR_NUM                  (265U + SGI_PPI_NUM)
#define MB_MU_MESSAGE_READY_4_INTR_NUM                              (266U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_4_INTR_NUM                                     (267U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_4_INTR_NUM                           (268U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_4_INTR_NUM                  (269U + SGI_PPI_NUM)
#define MB_MU_MESSAGE_READY_5_INTR_NUM                              (270U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_5_INTR_NUM                                     (271U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_5_INTR_NUM                           (272U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_5_INTR_NUM                  (273U + SGI_PPI_NUM)
#define MB_MU_MESSAGE_READY_6_INTR_NUM                              (274U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_6_INTR_NUM                                     (275U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_6_INTR_NUM                           (276U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_6_INTR_NUM                  (277U + SGI_PPI_NUM)
#define MB_MU_MESSAGE_READY_7_INTR_NUM                              (278U + SGI_PPI_NUM)
#define MB_MU_WAKEUP_7_INTR_NUM                                     (279U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_FAIL_7_INTR_NUM                           (280U + SGI_PPI_NUM)
#define MB_SEMAPHORE_LOCK_STATUS_CHANGE_7_INTR_NUM                  (281U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_1_INTR_NUM                              (282U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_1_INTR_NUM                             (282U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_6_INTR_NUM                                (283U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_6_INTR_NUM                               (283U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_7_INTR_NUM                                (284U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_7_INTR_NUM                               (284U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_8_INTR_NUM                                (285U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_8_INTR_NUM                               (285U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_9_INTR_NUM                                (286U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_9_INTR_NUM                               (286U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_10_INTR_NUM                               (287U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_10_INTR_NUM                              (287U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_11_INTR_NUM                               (288U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_11_INTR_NUM                              (288U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_1_INTR_NUM                              (289U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_1_INTR_NUM                             (289U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_3_INTR_NUM                                (290U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_3_INTR_NUM                               (290U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_4_INTR_NUM                                (291U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_4_INTR_NUM                               (291U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_5_INTR_NUM                                (292U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_5_INTR_NUM                               (292U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_1_INTR_NUM                               (293U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_1_INTR_NUM                              (293U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_4_INTR_NUM                                 (294U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_4_INTR_NUM                                (294U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_5_INTR_NUM                                 (295U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_5_INTR_NUM                                (295U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_6_INTR_NUM                                 (296U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_6_INTR_NUM                                (296U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_7_INTR_NUM                                 (297U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_7_INTR_NUM                                (297U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_2_INTR_NUM                              (298U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_2_INTR_NUM                             (298U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_12_INTR_NUM                               (299U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_12_INTR_NUM                              (299U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_13_INTR_NUM                               (300U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_13_INTR_NUM                              (300U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_14_INTR_NUM                               (301U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_14_INTR_NUM                              (301U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_15_INTR_NUM                               (302U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_15_INTR_NUM                              (302U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_16_INTR_NUM                               (303U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_16_INTR_NUM                              (303U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_17_INTR_NUM                               (304U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_17_INTR_NUM                              (304U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_2_INTR_NUM                              (305U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_2_INTR_NUM                             (305U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_6_INTR_NUM                                (306U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_6_INTR_NUM                               (306U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_7_INTR_NUM                                (307U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_7_INTR_NUM                               (307U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_8_INTR_NUM                                (308U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_8_INTR_NUM                               (308U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_2_INTR_NUM                               (309U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_2_INTR_NUM                              (309U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_8_INTR_NUM                                 (310U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_8_INTR_NUM                                (310U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_9_INTR_NUM                                 (311U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_9_INTR_NUM                                (311U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_10_INTR_NUM                                (312U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_10_INTR_NUM                               (312U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_11_INTR_NUM                                (313U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_11_INTR_NUM                               (313U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_3_INTR_NUM                              (314U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_3_INTR_NUM                             (314U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_18_INTR_NUM                               (315U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_18_INTR_NUM                              (315U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_19_INTR_NUM                               (316U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_19_INTR_NUM                              (316U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_20_INTR_NUM                               (317U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_20_INTR_NUM                              (317U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_21_INTR_NUM                               (318U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_21_INTR_NUM                              (318U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_22_INTR_NUM                               (319U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_22_INTR_NUM                              (319U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_23_INTR_NUM                               (320U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_23_INTR_NUM                              (320U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_3_INTR_NUM                              (321U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_3_INTR_NUM                             (321U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_9_INTR_NUM                                (322U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_9_INTR_NUM                               (322U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_10_INTR_NUM                               (323U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_10_INTR_NUM                              (323U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_11_INTR_NUM                               (324U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_11_INTR_NUM                              (324U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_3_INTR_NUM                               (325U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_3_INTR_NUM                              (325U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_12_INTR_NUM                                (326U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_12_INTR_NUM                               (326U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_13_INTR_NUM                                (327U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_13_INTR_NUM                               (327U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_14_INTR_NUM                                (328U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_14_INTR_NUM                               (328U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_15_INTR_NUM                                (329U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_15_INTR_NUM                               (329U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_4_INTR_NUM                              (330U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_4_INTR_NUM                             (330U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_24_INTR_NUM                               (331U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_24_INTR_NUM                              (331U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_25_INTR_NUM                               (332U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_25_INTR_NUM                              (332U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_26_INTR_NUM                               (333U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_26_INTR_NUM                              (333U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_27_INTR_NUM                               (334U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_27_INTR_NUM                              (334U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_28_INTR_NUM                               (335U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_28_INTR_NUM                              (335U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_29_INTR_NUM                               (336U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_29_INTR_NUM                              (336U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_4_INTR_NUM                              (337U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_4_INTR_NUM                             (337U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_12_INTR_NUM                               (338U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_12_INTR_NUM                              (338U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_13_INTR_NUM                               (339U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_13_INTR_NUM                              (339U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_14_INTR_NUM                               (340U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_14_INTR_NUM                              (340U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_4_INTR_NUM                               (341U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_4_INTR_NUM                              (341U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_16_INTR_NUM                                (342U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_16_INTR_NUM                               (342U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_17_INTR_NUM                                (343U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_17_INTR_NUM                               (343U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_18_INTR_NUM                                (344U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_18_INTR_NUM                               (344U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_19_INTR_NUM                                (345U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_19_INTR_NUM                               (345U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_5_INTR_NUM                              (346U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_5_INTR_NUM                             (346U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_30_INTR_NUM                               (347U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_30_INTR_NUM                              (347U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_31_INTR_NUM                               (348U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_31_INTR_NUM                              (348U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_32_INTR_NUM                               (349U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_32_INTR_NUM                              (349U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_33_INTR_NUM                               (350U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_33_INTR_NUM                              (350U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_34_INTR_NUM                               (351U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_34_INTR_NUM                              (351U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_35_INTR_NUM                               (352U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_35_INTR_NUM                              (352U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_5_INTR_NUM                              (353U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_5_INTR_NUM                             (353U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_15_INTR_NUM                               (354U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_15_INTR_NUM                              (354U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_16_INTR_NUM                               (355U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_16_INTR_NUM                              (355U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_17_INTR_NUM                               (356U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_17_INTR_NUM                              (356U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_5_INTR_NUM                               (357U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_5_INTR_NUM                              (357U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_20_INTR_NUM                                (358U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_20_INTR_NUM                               (358U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_21_INTR_NUM                                (359U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_21_INTR_NUM                               (359U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_22_INTR_NUM                                (360U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_22_INTR_NUM                               (360U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_23_INTR_NUM                                (361U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_23_INTR_NUM                               (361U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_6_INTR_NUM                              (362U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_6_INTR_NUM                             (362U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_36_INTR_NUM                               (363U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_36_INTR_NUM                              (363U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_37_INTR_NUM                               (364U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_37_INTR_NUM                              (364U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_38_INTR_NUM                               (365U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_38_INTR_NUM                              (365U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_39_INTR_NUM                               (366U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_39_INTR_NUM                              (366U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_40_INTR_NUM                               (367U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_40_INTR_NUM                              (367U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_41_INTR_NUM                               (368U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_41_INTR_NUM                              (368U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_6_INTR_NUM                              (369U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_6_INTR_NUM                             (369U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_18_INTR_NUM                               (370U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_18_INTR_NUM                              (370U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_19_INTR_NUM                               (371U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_19_INTR_NUM                              (371U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_20_INTR_NUM                               (372U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_20_INTR_NUM                              (372U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_6_INTR_NUM                               (373U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_6_INTR_NUM                              (373U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_24_INTR_NUM                                (374U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_24_INTR_NUM                               (374U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_25_INTR_NUM                                (375U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_25_INTR_NUM                               (375U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_26_INTR_NUM                                (376U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_26_INTR_NUM                               (376U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_27_INTR_NUM                                (377U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_27_INTR_NUM                               (377U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_DGPIO_7_INTR_NUM                              (378U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_DGPIO_7_INTR_NUM                             (378U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_42_INTR_NUM                               (379U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_42_INTR_NUM                              (379U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_43_INTR_NUM                               (380U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_43_INTR_NUM                              (380U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_44_INTR_NUM                               (381U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_44_INTR_NUM                              (381U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_45_INTR_NUM                               (382U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_45_INTR_NUM                              (382U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_46_INTR_NUM                               (383U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_46_INTR_NUM                              (383U + SGI_PPI_NUM)
#define GPIO_SF1_SYNC_GRP_47_INTR_NUM                               (384U + SGI_PPI_NUM)
#define GPIO_SF1_ASYNC_GRP_47_INTR_NUM                              (384U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_DGPIO_7_INTR_NUM                              (385U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_DGPIO_7_INTR_NUM                             (385U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_21_INTR_NUM                               (386U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_21_INTR_NUM                              (386U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_22_INTR_NUM                               (387U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_22_INTR_NUM                              (387U + SGI_PPI_NUM)
#define GPIO_SF2_SYNC_GRP_23_INTR_NUM                               (388U + SGI_PPI_NUM)
#define GPIO_SF2_ASYNC_GRP_23_INTR_NUM                              (388U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_DGPIO_7_INTR_NUM                               (389U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_DGPIO_7_INTR_NUM                              (389U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_28_INTR_NUM                                (390U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_28_INTR_NUM                               (390U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_29_INTR_NUM                                (391U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_29_INTR_NUM                               (391U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_30_INTR_NUM                                (392U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_30_INTR_NUM                               (392U + SGI_PPI_NUM)
#define GPIO_LP_SYNC_GRP_31_INTR_NUM                                (393U + SGI_PPI_NUM)
#define GPIO_LP_ASYNC_GRP_31_INTR_NUM                               (393U + SGI_PPI_NUM)
#define IRQ_LOG_INT0_INTR_NUM                                       (394U + SGI_PPI_NUM)
#define IRQ_LOG_INT1_INTR_NUM                                       (395U + SGI_PPI_NUM)
#define IRQ_LOG_INT2_INTR_NUM                                       (396U + SGI_PPI_NUM)
#define IRQ_LOG_INT3_INTR_NUM                                       (397U + SGI_PPI_NUM)
#define IRQ_LOG_INT4_INTR_NUM                                       (398U + SGI_PPI_NUM)
#define IRQ_LOG_INT5_INTR_NUM                                       (399U + SGI_PPI_NUM)
#define IRQ_LOG_INT6_INTR_NUM                                       (400U + SGI_PPI_NUM)
#define IRQ_LOG_INT7_INTR_NUM                                       (401U + SGI_PPI_NUM)

#define IRQ_MAX_INTR_NUM                                            (402U + SGI_PPI_NUM)

#endif /* IRQ_NUM_E3650_H */
